Скачать
Verilog - Язык Проектирования Схем §5
Автор: ПЛИСоводство
Загружено: 2019-04-15
Просмотров: 4541
Описание:
Verilog §5
Поведенческое описание:
0:01:15 - тактирование и сброс отрицательными сигналами;
0:05:45 - операторы case, casex, casez;
0:43:05 - регистровые регулярные устройства;
1:28:00 - начальная инициализация регистров;
1:30:50 - массивы регистров, оперативная память;
2:00:40 - автоматы.
Теория автоматов:
• Цифровая схемотехника Лекция № 17 Автоматы...
Другие видео на тему:
Verilog HDL - язык проектирования схем:
• Verilog - Язык Проектирования Схем
Подключаем к ПЛИС(FPGA):
• Подключаем к ПЛИС(FPGA)
Quartus Prime:
• Quartus
Цифровая схемотехника:
• Цифровая схемотехника
Доступные форматы для скачивания:
Скачать видео mp4
-
Информация по загрузке:
