Популярное

Музыка Кино и Анимация Автомобили Животные Спорт Путешествия Игры Юмор

Интересные видео

2025 Сериалы Трейлеры Новости Как сделать Видеоуроки Diy своими руками

Топ запросов

смотреть а4 schoolboy runaway турецкий сериал смотреть мультфильмы эдисон
dTub
Скачать

Как использовать Wait On и Wait Until в VHDL

Автор: VHDLwhiz.com

Загружено: 2017-08-07

Просмотров: 26151

Описание:

Узнайте, как заставить программу VHDL ожидать изменения сигналов. Wait On и Wait Until — это два блокирующих оператора VHDL, которые активируются событиями и часто используются в тестовых средах.

Запись в блоге к этому видео:
https://vhdlwhiz.com/wait-on-wait-until/

Синтаксис оператора Wait On:

wait on signal1, signal2, ..

Когда программа встречает оператор Wait On, она приостанавливается до тех пор, пока любой из указанных сигналов не изменит своё значение. Оператор Wait On может реагировать на один или несколько сигналов одновременно. При изменении значения любого из них программа активируется и переходит к следующей строке.

Синтаксис оператора Wait Until:

wait until [условие]

Когда программа встречает оператор Wait Until, она приостанавливается до тех пор, пока не изменится любой из сигналов, упомянутых в условии, И условие не станет истинным.

Пример оператора Wait Until:

wait until signal1 = signal2;

В приведенном выше примере программа приостановится, даже если в данный момент сигнал1 равен сигналу2. После этого программа снова активируется при изменении любого из двух сигналов, и условие будет проверено впервые. Если сигналы равны, программа продолжит работу, если нет, программа приостановится до следующего изменения.

Если вы хотите, чтобы программа останавливалась только в случае неравенства сигналов и ждала, пока они не станут равными, необходимо использовать дополнительный оператор If:

if signal1 = signal2 then
wait until signal1 = signal2;
end if;

Операторы Wait On и Wait Until редко используются в RTL-коде (production). Это всего лишь соглашение, поскольку при правильном использовании эти два оператора можно синтезировать.

Лучше всего следовать этому соглашению и использовать операторы Wait только в тестовых средах, списках чувствительности и параллельных операторах в RTL-коде.

Как использовать Wait On и Wait Until в VHDL

Поделиться в:

Доступные форматы для скачивания:

Скачать видео mp4

  • Информация по загрузке:

Скачать аудио mp3

Похожие видео

How to use conditional statements in VHDL: If-Then-Elsif-Else

How to use conditional statements in VHDL: If-Then-Elsif-Else

How to Use a Procedure in VHDL

How to Use a Procedure in VHDL

Как использовать процедуру в процессе на VHDL

Как использовать процедуру в процессе на VHDL

Как использовать константы и универсальную карту в VHDL

Как использовать константы и универсальную карту в VHDL

Как создать вектор сигнала в VHDL: std_logic_vector

Как создать вектор сигнала в VHDL: std_logic_vector

Путин объявил о победе / Конец спецоперации / Судьба оккупированных земель / Итоги 2025

Путин объявил о победе / Конец спецоперации / Судьба оккупированных земель / Итоги 2025

9.2. Сущности и архитектуры

9.2. Сущности и архитектуры

Вся IT-база в ОДНОМ видео: Память, Процессор, Код

Вся IT-база в ОДНОМ видео: Память, Процессор, Код

(VHDL TA#3) “Two Process Coding” Style of FSMs in VHDL

(VHDL TA#3) “Two Process Coding” Style of FSMs in VHDL

Появляется новый тип искусственного интеллекта, и он лучше, чем LLMS?

Появляется новый тип искусственного интеллекта, и он лучше, чем LLMS?

Лекция 2 по VHDL. Понимание сущностной, битовой, стандартной логики и режимов данных

Лекция 2 по VHDL. Понимание сущностной, битовой, стандартной логики и режимов данных

9.1. Философия проектирования VHDL

9.1. Философия проектирования VHDL

НОЛЬ погибших пассажиров | НЕВЕРОЯТНЫЙ рекорд Ил-86

НОЛЬ погибших пассажиров | НЕВЕРОЯТНЫЙ рекорд Ил-86

Интернет через Dial-up без АТС

Интернет через Dial-up без АТС

19) Спасский против тигра: Ферзь сиганул через всю доску. Петросян — Спасский, 1966

19) Спасский против тигра: Ферзь сиганул через всю доску. Петросян — Спасский, 1966

Как использовать подписанные и неподписанные данные в VHDL

Как использовать подписанные и неподписанные данные в VHDL

ИИ создаёт OS ANDROID | Claude Opus 4.5

ИИ создаёт OS ANDROID | Claude Opus 4.5

SDG #137 Beginners FPGA Clock Implementation in VHDL

SDG #137 Beginners FPGA Clock Implementation in VHDL

Orędzie noworoczne Prezydenta RP

Orędzie noworoczne Prezydenta RP

Тип данных Net в Verilog | #6 | Verilog на английском языке | СБИС

Тип данных Net в Verilog | #6 | Verilog на английском языке | СБИС

© 2025 dtub. Все права защищены.



  • Контакты
  • О нас
  • Политика конфиденциальности



Контакты для правообладателей: [email protected]