Популярное

Музыка Кино и Анимация Автомобили Животные Спорт Путешествия Игры Юмор

Интересные видео

2025 Сериалы Трейлеры Новости Как сделать Видеоуроки Diy своими руками

Топ запросов

смотреть а4 schoolboy runaway турецкий сериал смотреть мультфильмы эдисон
dTub
Скачать

Сколько комбинаторной логики слишком много? Руководство по Always Block для начинающих от професс...

Автор: FPGAs for Beginners

Загружено: 2021-07-25

Просмотров: 4076

Описание:

Привет, меня зовут Стейси, и в этом видео я рассказываю о разнице между асинхронными и синхронными блоками в Verilog. Когда использовать каждый из них, и какое количество комбинаторной логики будет слишком большим?!

Статья Xilinx LFSR:
https://www.xilinx.com/support/docume...
Google-форма для обратной связи:
https://forms.gle/ssNwzTKiioj3RNHD9
Код на Github:
https://github.com/HDLForBeginners/Ex...

Финальная музыка: Faith Дэвида ван Никерка
   • Faith (Ocean of Reverb Original) - David v...  
Я в Discord на сервере r/fpga (  / discord  , под именем Стейси, приветствую и обсуждаю всё, что связано с ПЛИС!

0:00 Вступление
0:50 Открытие проекта в Vivado
1:43 Асинхронность: Вступление
2:10 Асинхронность: Используется для увеличения пространства для комбинаторной логики
2:37 Асинхронность: Зачем нам нужно учитывать объём логики?
3:15 Асинхронность: Сколько же логики значит «слишком много»?!
4:00 Асинхронный режим: Выведенные защёлки
4:54 Асинхронный режим: Блокирующее и неблокирующее назначение
5:10 Асинхронный режим: Краткое содержание
5:25 Синхронный режим: Введение и применение №1, конвейеризация
6:06 Синхронный режим: применение №2, память для последующего хранения сигналов
7:07 Общие замечания: положение в файле
7:40 Пример проекта: Сигнал LFSR
10:23 Синхронный режим: Краткое содержание
10:38 Заключение

Угостите меня кофе, чтобы поддержать мой канал: https://www.buymeacoffee.com/fpgasfor...

Сколько комбинаторной логики слишком много? Руководство по Always Block для начинающих от професс...

Поделиться в:

Доступные форматы для скачивания:

Скачать видео mp4

  • Информация по загрузке:

Скачать аудио mp3

Похожие видео

Временные ограничения: как подключить сигналы источника верхнего уровня к контактам на моей ПЛИС?

Временные ограничения: как подключить сигналы источника верхнего уровня к контактам на моей ПЛИС?

Ключевые основы ПЛИС: постоянные блоки, предполагаемые защелки и зачем вообще ПЛИС нужны часы?!

Ключевые основы ПЛИС: постоянные блоки, предполагаемые защелки и зачем вообще ПЛИС нужны часы?!

My favourite state machine, always blocks: one or many? and simplifying your SystemVerilog Style!

My favourite state machine, always blocks: one or many? and simplifying your SystemVerilog Style!

Советы для начинающих разработчиком Verilog от профессионального инженера ПЛИС

Советы для начинающих разработчиком Verilog от профессионального инженера ПЛИС

Fixing failed timing, a practical example in verilog!

Fixing failed timing, a practical example in verilog!

Создание ограничений задержки ввода и вывода

Создание ограничений задержки ввода и вывода

What is a Clock in an FPGA?

What is a Clock in an FPGA?

Чем ОПАСЕН МАХ? Разбор приложения специалистом по кибер безопасности

Чем ОПАСЕН МАХ? Разбор приложения специалистом по кибер безопасности

LLM и GPT - как работают большие языковые модели? Визуальное введение в трансформеры

LLM и GPT - как работают большие языковые модели? Визуальное введение в трансформеры

Примеры вопросов для собеседования на работу в сфере FPGA, VHDL, Verilog

Примеры вопросов для собеседования на работу в сфере FPGA, VHDL, Verilog

99% работы в области машиностроения сводится к 5 идеям.

99% работы в области машиностроения сводится к 5 идеям.

Жалобы россиян попали к журналистам. Максим Курников

Жалобы россиян попали к журналистам. Максим Курников

Отчет о синхронизации и интерпретация схемы RTL

Отчет о синхронизации и интерпретация схемы RTL

EEVblog #496 - What Is An FPGA?

EEVblog #496 - What Is An FPGA?

💥7 МИНУТ НАЗАД! Серия убийств ТОП ГЕНЕРАЛОВ РФ! Спецслужбы БЕССИЛЬНЫ, у Z-ников ИСТЕРИКА - НАКИ

💥7 МИНУТ НАЗАД! Серия убийств ТОП ГЕНЕРАЛОВ РФ! Спецслужбы БЕССИЛЬНЫ, у Z-ников ИСТЕРИКА - НАКИ

Основы AXI Stream для начинающих! Пример FIFO-потока на Verilog.

Основы AXI Stream для начинающих! Пример FIFO-потока на Verilog.

Как Сделать Настольный ЭЛЕКТРОЭРОЗИОННЫЙ Станок?

Как Сделать Настольный ЭЛЕКТРОЭРОЗИОННЫЙ Станок?

Как исправить ошибки синхронизации в проекте ПЛИС на этапе размещения и маршрутизации, соблюдая о...

Как исправить ошибки синхронизации в проекте ПЛИС на этапе размещения и маршрутизации, соблюдая о...

Понимание различий между синтезируемым и несинтезируемым кодом Verilog | EP-17

Понимание различий между синтезируемым и несинтезируемым кодом Verilog | EP-17

Первый контакт УЖЕ произошел, но мы этого НЕ ЗАМЕТИЛИ! | Михаил Никитин, Борис Штерн

Первый контакт УЖЕ произошел, но мы этого НЕ ЗАМЕТИЛИ! | Михаил Никитин, Борис Штерн

© 2025 dtub. Все права защищены.



  • Контакты
  • О нас
  • Политика конфиденциальности



Контакты для правообладателей: [email protected]