Скачать
Compile and Run Functional Simulation in Quartus for Verilog and VHDL RTL Codes without a Testbench
Автор: Arif Mahmood
Загружено: 2023-04-14
Просмотров: 935
Описание:
#Compile and #Run #Functional #Simulation in #Quartus #Prime for #Verilog and #VHDL #RTL #Codes without a #Testbench. How to #generate a #testbnch in #Simulation #waveform #editor
SV RTL code:
module adder(s, co, a, b, ci);
output s, co;
input a, b, ci;
assign {co, s} = a + b + ci;
endmodule // adder
VHDL RTL code:
library ieee;
use ieee.std_logic_1164.all;
entity adder is
port ( s: out std_logic;
co: out std_logic;
a: in std_logic;
b: in std_logic;
ci:in std_logic);
end adder;
architecture behav of adder is
begin
s ＜= a xor b xor ci;
co ＜= (a and b) or (b and ci) or (ci and a);
end behav;
Доступные форматы для скачивания:
Скачать видео mp4
-
Информация по загрузке:
