#20 Basys2: FPGA курс | Проект 12 —

Плату Basys 2 я покупал по этой ссылке:
https://megabonus.com/y/olJ5u

*Ссылка аффилиатная. Она используется для статистики и не влияет
на цену для вас.*
#FPGA #Basys2 #Xilinx #Spartan #VHDL
===

FPGA курс | Проект 12 — Компаратор (Comparator) на VHDL | Basys 2

В этом видео продолжаем курс по FPGA и переходим к **арифметической логике**, начиная с одного из базовых, но принципиально важных блоков — **компаратора**.

Мы реализуем *4-битный компаратор* на VHDL в соответствии с примерами Digilent и разберём, как такие устройства проектируются, симулируются и проверяются на реальной FPGA-плате **Basys 2**.

---

🔹 Теория

Компаратор — это **комбинаторное устройство**, которое сравнивает два двоичных числа и формирует три логических сигнала:

*GT (Greater Than)* — A больше B
*EQ (Equal)* — A = B
*LT (Less Than)* — A меньше B

В видео разбираем:

как компаратор описывается на уровне HDL,
почему он не требует тактирования,
как формируются условия `A больше B`, `A = B`, `A меньше B`,
чем компаратор отличается от арифметических блоков с регистрами.

---

🔹 Практическая реализация

В проекте:

входные данные *A и B* задаются через **ползунковые переключатели (SW)**,
результат сравнения выводится на **светодиоды (LED)**,
используется чистый *комбинаторный VHDL-код* без `clock` и `reset`,
проект полностью *синтезируемый* и подходит для прошивки платы.

Также отдельно рассматриваем:

тестбенч `tb_P12_Comparator`,
появление неопределённых состояний `U`,
правильную инициализацию входов в тестбенче.

---

🔹 Проверка на плате Basys 2

После генерации `.bit`-файла проект можно проверить напрямую на FPGA:

*Примеры проверки:*

`SW = 0101_0101` → A = 5, B = 5 → загорается *EQ*
`SW = 0110_1001` → A = 9, B = 6 → загорается *GT*
`SW = 1100_0011` → A = 3, B = 12 → загорается *LT*

Это позволяет убедиться, что компаратор корректно работает не только в симуляции, но и на реальном железе.

---

🔹 Важно

проект **не является только симуляционным**,
`UCF` файл содержит *только реально используемые сигналы* (SW и LED),
отсутствие `U` на выходах означает корректную комбинаторную логику,
проект — отличная база для дальнейших арифметических схем.

---

🔗 Полный исходный код

GitHub репозиторий курса:
👉 [https://github.com/AIDevelopersMonste...](https://github.com/AIDevelopersMonste...)

---

Если видео было полезным — ставьте 👍, подписывайтесь на канал и продолжаем дальше: *сумматоры, арифметические блоки и ALU* 🚀
🎬 Плейлист FPGA (Basys 2):
👉    • FPGA